O objetivo desta simulação é converter código Verilog comportamental em funcional/datapath. Para isso, você deve analizar cada um dos arquivos a seguir e remover o comando always@ do seu código, substituindo por outros que mantenham a funcionalidade original de cada módulo:
O script de testes mostra esta mensagem a cada módulo testado sempre que um @ é encontrado em qualquer arquivo e não diz respeito a um módulo específico:
Modo incorreto: você não pode usar Verilog comportamental.
É fundamental que todos os membros do grupo tenham ao menos uma contribuição no repositório (commit), caso contrário a nota geral não será considerada.